Table Of Contents - Xilinx ML40 Series User Manual

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Schedule of Figures
Schedule of Tables
Preface: About This Guide
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Additional Resources
Conventions
Typographical . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Online Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Chapter 1: Introduction to the ML40x Embedded Processor Reference
System
Introduction
Requirements
CoreConnect
Reference System Information
Further Reading
Resources for EDK Users (Including New Users) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Documentation Provided by Xilinx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
IBM CoreConnect Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Chapter 2: ML40x Embedded Processor Reference System
Introduction
Hardware
Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Processor Local Bus (PLB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
On-Chip Peripheral Bus (OPB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Device Control Register (DCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Clock/Reset Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
CPU Debug via JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Error LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
IP Version and Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Synthesis and Implementation
Design Flow Environment
Memory Map
ML40x Specific Registers
ML40x Board General Purpose I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
ML40x Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
ML40x Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
ML40x Character LCD General Purpose I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . 32
ML40x EDK Processor Reference Design
UG082 (v5.0) June 30, 2006
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