Motorola DSP56305 User Manual page 10

6.6.8.6 Fast Back-to-Back Capable (FBBC) Bit 23. . . . . . . . . . . 6-81
6.6.8.7 Data Parity Reported (DPR) Bit 24. . . . . . . . . . . . . . . . . 6-81
6.6.8.8 DEVSEL Timing (DST1-DST0) Bits 26 and 25. . . . . . . . 6-81
6.6.8.9 Signaled Target Abort (STA) Bit 27 . . . . . . . . . . . . . . . . 6-81
6.6.8.10 Received Target Abort (RTA) Bit 28. . . . . . . . . . . . . . . . 6-81
6.6.8.11 Received Master Abort (RMA) Bit 29 . . . . . . . . . . . . . . . 6-82
6.6.8.12 Signaled System Error (SSE) Bit 30. . . . . . . . . . . . . . . . 6-82
6.6.8.13 Detected Parity Error (DPE) Bit 31 . . . . . . . . . . . . . . . . . 6-82
6.6.8.14 CSTR Reserved Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . 6-82
6.6.8.15 CCMR Reserved Bits 15-10 . . . . . . . . . . . . . . . . . . . . . . 6-82
6.6.8.16 CCMR Not Implemented Bits 9, 5-3 . . . . . . . . . . . . . . . . 6-82
6.6.9 Class Code/Revision ID Configuration Register
(CCCR/CRID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-83
6.6.10 Header Type/Latency Timer Configuration Register
(CHTY/CLAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-84
6.6.10.1 Header Type (HT7-HT0) Bits 23-16 . . . . . . . . . . . . . . . . 6-84
6.6.10.2 Latency Timer (LT7-LT0) Bits 15-8. . . . . . . . . . . . . . . . . 6-85
6.6.10.3 CHTY/CLAT Not Implemented Bits 31-24,7-0 . . . . . . . . 6-85
6.6.11 Memory Space Base Address Configuration Register
(CBMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-86
6.6.11.1 Memory Space Indicator (MSI) Bit 0. . . . . . . . . . . . . . . . 6-86
6.6.11.2 Memory Space (MS1-MS0) Bits 2 and 1 . . . . . . . . . . . . 6-87
6.6.11.3 Pre-fetch (PF) Bit 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87
6.6.11.4 Memory Base Address (PM31-PM16) Bits 31-4. . . . . . . 6-87
6.6.11.5 Universal Bus Mode Base Address (GB10-GB3)
Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87
6.6.12 Interrupt Line - Interrupt Signal Configuration Register
(CILP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-88
6.7 SELF CONFIGURATION MODE. . . . . . . . . . . . . . . . . . . . . . . 6-89
6.7.1 Self Configuration Procedure for the PCI Mode . . . . . . . . . 6-90
6.7.2 Self Configuration Procedure for the Universal Bus Mode . 6-90
6.8 HOST PORT SIGNALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-91
HI32 CONTROL, STATUS AND CONFIGURATION REGISTERS.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-106
6.9 INTERRUPT VECTORS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107
6.10 VIA PROGRAMMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107
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