Xilinx VC709 User Manual page 85

VC709 Evaluation Board
UG887 (v1.0) February 4, 2013
NET PCIE_TX[6]_N
NET PCIE_TX[5]_P
NET PCIE_TX[5]_N
NET PCIE_TX[4]_P
NET PCIE_TX[4]_N
NET PCIE_TX[3]_P
NET PCIE_TX[3]_N
NET PCIE_TX[2]_P
NET PCIE_TX[2]_N
NET PCIE_TX[1]_P
NET PCIE_TX[1]_N
NET PCIE_TX[0]_P
NET PCIE_TX[0]_N
##
## PCIE Add-In-Card Receiver Lanes
##
NET PCIE_RX[7]_P
NET PCIE_RX[7]_N
NET PCIE_RX[6]_P
NET PCIE_RX[6]_N
NET PCIE_RX[5]_P
NET PCIE_RX[5]_N
NET PCIE_RX[4]_P
NET PCIE_RX[4]_N
NET PCIE_RX[3]_P
NET PCIE_RX[3]_N
NET PCIE_RX[2]_P
NET PCIE_RX[2]_N
NET PCIE_RX[1]_P
NET PCIE_RX[1]_N
NET PCIE_RX[0]_P
NET PCIE_RX[0]_N
##
## PCIE Add-In-Card GTH Reference Clock input
##
NET PCIE_CLK_QO_N
NET PCIE_CLK_QO_P
##
## PCIE Add-In-Card Miscellaneous inputs
## R236 is not populated on PCB
## PCIE_WAKE_B not connected to FPGA
## Bank 13 VCCO = 1.8V
##
NET PCIE_WAKE_B_LS
NET PCIE_PERST_LS
###########################################
##
## SFP+ GTH Interface
## Note order of REFDES versus SFP(x):
## P5 = SFP4
## P4 = SFP3
## P3 = SFP1
## P2 = SFP2
##
###########################################
##
## SFP+ Transmitter Lanes
www.xilinx.com
VC709 Board UCF Listing
LOC = AJ1 ;# MGTXTXN1_114
LOC = AH4 ;# MGTXTXP2_114
LOC = AH3 ;# MGTXTXN2_114
LOC = AG2 ;# MGTXTXP3_114
LOC = AG1 ;# MGTXTXN3_114
LOC = AE2 ;# MGTXTXP0_115
LOC = AE1 ;# MGTXTXN0_115
LOC = AC2 ;# MGTXTXP1_115
LOC = AC1 ;# MGTXTXN1_115
LOC = AA2 ;# MGTXTXP2_115
LOC = AA1 ;# MGTXTXN2_115
LOC = W2 ;# MGTXTXP3_115
LOC = W1 ;# MGTXTXN3_115
LOC = AG6 ;# MGTXRXP0_114
LOC = AG5 ;# MGTXRXN0_114
LOC = AF4 ;# MGTXRXP1_114
LOC = AF3 ;# MGTXRXN1_114
LOC = AE6 ;# MGTXRXP2_114
LOC = AE5 ;# MGTXRXN2_114
LOC = AD4 ;# MGTXRXP3_114
LOC = AD3 ;# MGTXRXN3_114
LOC = AC6 ;# MGTXRXP0_115
LOC = AC5 ;# MGTXRXN0_115
LOC = AB4 ;# MGTXRXP1_115
LOC = AB3 ;# MGTXRXN1_115
LOC = AA6 ;# MGTXRXP2_115
LOC = AA5 ;# MGTXRXN2_115
LOC = Y4 ;# MGTXRXP3_115
LOC = Y3 ;# MGTXRXN3_115
LOC = AB7 ;# MGTREFCLK1N_115
LOC = AB8 ;# MGTREFCLK1P_115
LOC = AV33 ; # IO_L11N_T1_SRCC_13
LOC = AV35 ; # IO_L13N_T2_MRCC_13
85