Download
Share
Print this page
  1. Manuals
  2. Brands
  3. MEDIATEK Manuals
  4. Computer Hardware
  5. ADCT MT6771
  6. Manuallines

MEDIATEK ADCT MT6771 Manuallines

Pcb
Hide thumbs

Advertisement

Quick Links

Download this manual
CONFIDENTIAL B
MT6771 PCB Design 
Guidelines V0 2
Guidelines V0.2
2017/09/29

Advertisement

loading
Need help?

Need help?

Do you have a question about the ADCT MT6771 and is the answer not in the manual?

Questions and answers

Related Manuals for MEDIATEK ADCT MT6771

Summary of Contents for MEDIATEK ADCT MT6771

  • Page 1 CONFIDENTIAL B MT6771 PCB Design  Guidelines V0 2 Guidelines V0.2 2017/09/29 loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 2 Revision History y Version Date Description i ti Edit Editors V0.1 2017/09/15 First release Tina Tang, YH Ku, Wanda  Tseng, Sean Hwang, PS Chen,  FK Pan, Charles Chen V0.2 2017/09/29 Modify LP3 layout guideline Tina Tang, Sean Hwang CONFIDENTIAL B...
  • Page 3 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 4 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 5 Package Outline of MT6771 CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 6 MT6771 Footprint Recommendation Note: • Use copper defined for all solder pads (see Figure 1). copper defined for all solder pads (see Figure 1) • Recommended stencil opening  0.24mm square with 0.075R angle (see green area in  Figure 2) • Use 0.1/0.22mm (drill/land) laser via on PAD to improve the yield of SMT.  As in Figure 1, use copper defined for all pins. Figure 2 P d i Pad size: 0.24mm; solder mask: 0.315mm 0 24 k 0 315 0.24mm Figure 1 R0.075 CONFIDENTIAL B...
  • Page 7 MT6771 Ball Out Design eMMC DRAM I/F DRAM I/F MT6631 I/F USB2.0 DVDD_EMI DVDD_EMI USB3.0 PMIC I/F DVDD_CORE DVDD_CORE MIPI CSI MIPI DSI DVDD_ DVDD_ PROCE_L PROCE_L DPI IF EINT/KP/ DVDD_ DVDD_ DVDD_MODEM DVDD_MODEM GPIO/CAM PROCE_B PROCE_B MSDC1 RF BPI RF BSI MISC BSI RF IQ CONFIDENTIAL B...
  • Page 8 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 9 PCB Stack‐up Recommendation ▪ To keep the best power integrity, the total thickness of PCB should  be < 0.7mm. ▪ Follow the relative stack‐up arrangement listed on the following  pages for LPDDR4 and power distribution network. ▪ Others signals can be routed in the rest of the area. ▪ Two types of stack‐up are recommended here. For other  combinations extend from it combinations, extend from it. • 8 Layer HDI2 • 10 Layer HDI2 CONFIDENTIAL B...
  • Page 10 PCB Stack‐up: 8‐layer HDI2 0.7mm, double side CONFIDENTIAL B...
  • Page 11 PCB Stack‐up: 10‐layer HDI2 0.7mm, double side CONFIDENTIAL B...

  • Page 12: Placement Notes

    Placement Notes BT/FM/  Main  WiFi/GPS  Camera Camera MT6631 LB/MB  DRX ANT WIFI/BT/ Audio  GPS ANT Jack RF IC (MT6177) 6771 LPDDR4X HB  DRX ANT DRX ANT SD  card BATT BATT PMIC PMIC Conn (MT6358) Debug Conn Conn TOP  Bottom  Conn SIM  side side card Audio SIM ...
  • Page 13 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 14 PCB Module Design g ▪ We recommend you adopt modules by MediaTek as the first priority. As the design trend turns to developing light, thin and higher battery capacity on smart  phones, the complexity on system design becomes a great challenge nowadays. It is a  time and cost consuming process to meet the layout constraints and at the same time  deliver a good signal and power integrity.  To help our customers to rapidly design a correct, performance‐oriented and reliable  layout on PCB we have introduced the layout on PCB, we have introduced the MMD (MediaTek (MediaTek Module Module Design) solution. MMD   Design) solution MMD provides optimized CPU and MCP layout design with guaranteed performance and  stability. Meanwhile, it greatly shortens the time to market. The main purpose of MMD is providing a convenient and flexible solution. The ideal  condition is to implant the modules without any modification. However, if the module  cannot match your mechanics, you can still partially adopt MMD and enjoy the benefits  from it. Contact your corresponding FAE when you have any problem in introducing MMD. CONFIDENTIAL B...
  • Page 15 Enabling your High‐speed Digital Design~ Enabling your High‐speed Digital Design~ SIE  SIE  (Signal Integrity Express): (Signal Integrity Express): SI/PI simulation support SI/PI simulation support CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 16 LPDDR4X ‐ Placement ▪ Please keep the spacing between MT6771 and DRAM as small as possible.  ▪ Recommend the spacing is less than 0.6mm. MT6771 DRAM CONFIDENTIAL B...
  • Page 17 LPDDR4X ‐ Guideline Grouping Signal Name Description EMI[0:1]_DQ[0:15] Data bus EMI[0:1]_DMI[0:1] Data mask EMI[0:1]_CA[0:5] Command/Address EMI[0:1]_CKE[0:1], EMI[0:1]_CS[0:1],  Clock enable, Chip  EMI_RESET_N select, Reset EMI[0:1] DQS[0:1] T, EMI[0:1]_DQS[0:1]_T,  Data strobe EMI[0:1]_DQS[0:1]_C EMI[0:1]_CK_T, EMI[0:1]_CK_C Clock Please remove test point if not necessary Place ground via when layer transition happens It is not necessary to match routing length but keep trace length as short as possible. For LPDDR4X 3733, recommend thickness of Prepreg1‐2 and Prepreg2‐3 are less than 50um. Shielding traces on L1 must connect to ground plane on L2 and/or ground balls on L1 at both SoC side and  DRAM id DRAM side. Width(um) Edge‐to‐edge Spacing(um) Routing Ground Group Reference Shielding Intra Skew(um) Layer...
  • Page 18 LPDDR3 ‐ Placement ▪ Please keep the spacing between MT6771 and DRAM as small as possible.  ▪ Recommend the spacing is less than 0.6mm. DRAM MT6771 CONFIDENTIAL B...
  • Page 19 LPDDR3 ‐ Guideline Grouping Signal Name Description EMI0_DQ[0:31] Data bus EMI0_DMI[0:3] Data mask EMI0_CA[0:9] Command/Address Clock enable, Chip  EMI0_CKE[0:1], EMI0_CS[0:1], select, Reset EMI0_DQS[0:3]_T, EMI0_DQS[0:3]_C ]_ , Data strobe EMI0_CK_T, EMI0_CK_C Clock VREF_EMI Reference voltage 1. Please remove test point if not necessary Please remove test point if not necessary 2. Place ground via when layer transition happens 3. It is not necessary to match routing length but keep trace length as short as possible. 4. Shielding traces on L1 must connect to ground plane on L2 at both SoC side and DRAM side. Width(um) Edge‐to‐edge Spacing(um) Routing...
  • Page 20 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 21 Basic Concepts of Power Delivery  Network ▪ ▪ With the increasing demand of switching current and power With the increasing demand of switching current and power  consumption, the conventional PCB design concept is no longer  sufficient in dealing with high‐performance smart phone. Thus, a well‐ designed PDN (Power Delivery Network) on PCB is greatly significant for  d PDN (P D li PCB i i ifi system stability and performance. ▪ The whole PDN should include all the interconnections and current  return paths from PMIC to AP. The performance mainly depends on the  location and number of power traces, PWR/GND vias, and decoupling  capacitors. These parameters are defined in the following guidelines. capacitors. These parameters are defined in the following guidelines.
  • Page 22 Ball List Table Signal Name Ball Description VPROC1 AA10 AB9 AC9 AC10 AC11 AD9 AD10 Provides application processor CPU1 power (DVDD_PROC_B) VPROC2 VPROC2 U7 U8 U9 U10 W9 W11 U7 U8 U9 U10 W9 W11 Provides application processor CPU2 power Provides application processor CPU2 power (DVDD_PROC_L) VGPU J19 J20 L19 M20 N19 P20 R19 T20 Provides application processor GPU power. (DVDD_GPU) VCORE AB7 AB22 AC22 AD7 H21 J11 J16 K12 K16 L11 L15 M12 AB7 AB22 AC22 AD7 H21 J11 J16 K12 K16 L11 L15 M12 ...
  • Page 23 Guidelines for Remote Sensing g R_Remote Buck  0Ω network resistor converter converter PWR_FB/GND_FB Feedback  network (remote sensing) To compensate voltage loss, each two feedback paths (PWR_FB and GND_FB)  are  connected from every critical power domain which is close to MT6771 to the buck  converter (PMIC). 1. The voltage detection networks are sensitive to noise coupling. Use ground shielding  for the entire trace including vias.  2. To keep the accuracy of feedback voltage, do not move the connection away from  the bottom of AP and follow the resistance(R Remote) spec. the bottom of AP and follow the resistance(R_Remote) spec. CONFIDENTIAL B...
  • Page 24 Guidelines for Power Domain Bottom Cap  0201 0402 3 t 0201 , 0402 3‐terminal  decoupling caps group cap VPROC1, VPROC2 , PMIC VGPU, VCORE , VMODEM, 0402 , 0603 decoupling caps Network VSRAM_PROC1, VSRAM_PROC2, VSRAM GPU VSRAM CORE VSRAM_GPU, VSRAM_CORE,  VEMI_VDD2 , VEMI_VDDQ critical  path The whole PDN is from PMIC output pin, through (the LC low‐pass filter) & decoupling caps to AP. PDN is the source of all switching currents.  “Critical‐Path” is defined as the power trace segment from the 1 group cap to AP. The critical path design should follow the given PCB layout guidelines. 2‐sided SMT: In the ”bottom cap” region, place 0201 and 0402 SMD capacitors right underneath the power balls. In ”1 group cap” region, place the rest of decoupling caps. is defined as the critical path from ”1 is defined as the critical path from ...
  • Page 25 Mounting Inductance Double‐sided SMT example (recommended) The bigger/longer the loop,  the higher the inductance  ( t ti (starting from PWR pad  back to GND pad). *Additional routing  connection between laser  and PTH vias Best: Lowest mounting inductance  Moderate Single‐sided SMT example  Bad PWR/GND plane coupling  and largest current loop *PWR/GND route at adjacent and upper layers  *GND at upper layer while PWR at lower layer  CONFIDENTIAL B Acceptable once  S short enough Worst: Highest mounting inductance loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 26 Via Interconnection Minimize the distance Good: Lowest mounting inductance Bad: Excessive routing to increase inductance Decoupling cap Laser via PTH via  Design suggestions for via interconnection Via interconnect is critical in delivering current between each layer and is usually the bottleneck in the entire PDN  networking. Thus, we strongly recommend you follow the related PWR/GND layout guidelines.  Connect PWR/GND via to the “wide power trace” and place it as close to the decoupling capacitor as possible. Each decoupling capacitor should have at last one pair PWR/GND via. If the routing space is available, more  PWR/GND vias are recommended. Try distributing PTH and Laser vias uniformly and increase PTH via as much as  you can. CONFIDENTIAL B...
  • Page 27 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 28 MT6177 PCB Layout Guideline PCB Layout Guideline CONFIDENTIAL B...
  • Page 29 Package  of MT6177 Outline CONFIDENTIAL B...
  • Page 30 MT6177 Ball Map RFPRX RFDRX 26MH 26MHz Output RF TX LTE BSI LTE BSI PRXIQ LTE TXIQ DRXIQ DRXIQ CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 31 MT6177 Placement (1/3)  RF supports PRX (Primary RX) and DRX (Diversity RX). MT6177 has two receiver circuits.   DRX matching components should be placed near MT6177. MT6177 DRX IC ball number IC ball name PCB net name DRX1 RF_B12B17_DRX_RFIC MT6177 DRX2 RF_B8_DRX_RFIC DRX3 RF_B20_DRX_RFIC DRX4 RF_B5B26B27_DRX_RFIC DRX5 RF_B28_DRX_RFIC DRX6 RF_B39_DRX_RFIC DRX7 RF_B3_DRX_RFIC DRX8 RF_B2_DRX_RFIC DRX9 RF_B32_DRX_RFIC DRX10 RF_B1B4_DRX_RFIC DRX11 RF_B40_DRX_RFIC DRX12 RF B38B41 DRX RFIC DRX13 RF_B7_DRX_RFIC DRX14 RF_B42_DRX_RFIC DRX matching ...
  • Page 32 MT6177 Placement (2/3)  PRX matching components should be placed near MT6177. PRX matching  MT6177 PRX close to MT6177 IC ball number IC ball name PCB net name PRX1 PRX1 RF B12B17 PRX RFIC RF_B12B17_PRX_RFIC PRX2 RF_B8_PRX_RFIC PRX3 RF_B20_PRX_RFIC PRX4 RF_B5B26B27_PRX_RFIC PRX5 PRX5 RF B28 PRX RFIC RF_B28_PRX_RFIC PRX6 RF_B34B39_PRX_RFIC PRX7 RF_B3_PRX_RFIC PRX8 RF_B2_PRX_RFIC PRX9 RF_B32_PRX_RFIC PRX10 RF_B1B4_PRX_RFIC PRX11 RF_B40_PRX_RFIC MT6177...
  • Page 33 MT6177 Placement (3/3)  MT6177 and PA IC should have their own shielding case to prevent de‐sense issues.    Top side Top side Bottom side Bottom side Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case MT6177 Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case Shielding Case hi ldi hi ldi CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 34 MT6177 TX/RX Signals  Impedance control is necessary for all RF signals. Impedance  50Ω  Make sure that the routing impedance is single‐ended 50Ω for TX/PDET/RX.     MT6177 Impedance  50Ω CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 35 MT6177 IQ Signals (1/3) a. All GND ball adjacent RXIQ must be well connected @ L1. (Fig‐1) b. The RXIQ signal must have GND via close to its layer transition. (Fig‐1) c All RXIQ signals should have GND shielding by group (adjacent up/down layers) (Fig 2) c. All RXIQ signals should have GND shielding by group (adjacent up/down layers). (Fig‐2) d. All TXIQ, RXIQ, DETIQ layout length must < 20mm to prevent bad isolation. IC ball name IC ball name IC ball number IC ball number DET_IN0 DET_IP0 DET_QN0 DET_QP0 DRX_BB_I0 DRX_BB_I1 DRX_BB_Q0 DRX_BB_Q1 PRX BB I0 PRX_BB_I0...
  • Page 36 MT6177 IQ Signals (2/3) Layout not recommended  Layout recommended  Figure 1 shows the ABB IQ are routed  Figure 2 shows the ABB IQ are routed away  beneath the PMIC power nets even with  from PMIC power nets to avoid de‐sense issue.  ground plane shielding. hi ldi No overlap between PMIC nets and ABB IQ  But the magnetic coupling from PMIC  region. switching node could cause de‐sense issue. N t R Not Recommended  Recommended  RFIC (MT6177) PMIC PMIC PMIC PMIC (MT6771) Figure 1 Figure 2 MT6177 ABB IQ MT6177 ABB IQ CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 37 MT6177 IQ Signals (3/3) Layout not recommended  Layout recommended  Figure 1 shows the PMIC power nets via are  Figure 2 shows PMIC power nets via are  routed in the ABB IQ region in the PCB inner  away from ABB IQ region at least 25mil to  layer even with ground shielding avoid de‐sense issue.   But the low frequency PMIC switching  noise could couple to RX IQ and cause de‐sense  issue issue.  Recommended  Not Recommended  ABB IQ  Figure 2 Figure 2 >25mil 25 il ABB IQ ABB IQ  PMIC power nets Figure 1 PMIC PMIC power nets CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 38 MT6177 Duplexer ▪ Duplexer notice a. Enlarge L1 copper pouring range for duplexer GND pins (2, 4, 5, 7, 8). b. Avoid parallel routing between ANT/RX/TX signals.  Avoid parallel routing between ANT/RX/TX signals L2 GND plane  c. Maintain good isolation between ANT/RX/TX by:  (blue) 1. GND shielding between these three paths. 2. Good grounding with plenty of GND via. d. There should be good GND plane at L2 for reference. TX TX CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 39 Others for MT6177 a. CLK signal should have GND shielding and avoid routing this net between BSI signals. (Fig‐1) b. BSI signals should have GND shielding by group (adjacent up/down layers). (Fig‐1) c. Must have ground via close to the RXIQ when layer change happens. (Fig‐2) c. Must have ground via close to the RXIQ when layer change happens. (Fig 2) d. RFFE MIPI signal (MIPI0_SCLK , MIPI0_SDATA) should be as far as possible from RF signals. (Fig‐3) MT6177 BSI BSI Group IC ball name IC ball name IC ball number IC ball number BSI_0_CK BSI_0_D0 BSI_0_D1 BSI_0_EN RX IQ RX IQ (Fig‐3)
  • Page 40 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 41 MT6358 PCB Layout Guideline PCB Layout Guideline CONFIDENTIAL B...
  • Page 42 Package Outline of MT6358 CONFIDENTIAL B...
  • Page 43 MT6358 Ball Map CONFIDENTIAL B...
  • Page 44 MT6358 Power Input (1/2) IC Ball Name IMAX(mA) VSYS Input VSYS Input VSYS SMPS VSYS_SMPS VSYS_VPROC11 3600  VSYS 22uF capacitor is placed near MT6358 VSYS input balls (Fig. 2). VSYS_VPROC12 2700 VSYS_VCORE 3600  Routing from 22uF VSYS capacitor uses start topology to connect to  VSYS_VMODEM 1500 VSYS_VS1 2000 each device each device. Fig 4 Fig. 4 VSYS_VS2 1500 VSYS_VPA 1750 1. VSYS input for BUCK. (Fig. 3) VSYS_GPU 2000 VSYS_VDRAM1 1500...
  • Page 45 MT6358 Power Input (2/2)  Layout method of MT6358 power Input for Buck GND Buck GND balls are connected to buck capacitors close to pin with plane or trace (Trace Width >  8mil * N (ball number) + M (ball pitch)). (Fig.1~2) Buck GND balls should be connected to buck capacitors first and isolated from the nearby GND  trace and plane then connected to main GND at L3 (Fig.1~2). Fig.1 Fig.2 MT6358 L1&L2 L1&L2 Layer 2: BUCK GND is isolated from  nearby GND trace and plane. CONFIDENTIAL B...
  • Page 46 MT6358 Buck Output (1/2)  The buck inductors should be placed near MT6358. (Fig.1)  The output current is shown in Fig.2. Fi 1 Fig.1 Fig.2 Top side Top side Top side Top side MT6358 CONFIDENTIAL B...
  • Page 47 MT6358 Buck Output (2/2)  Those signals are differential pairs and should be shielded by GND and far away from noise  signals (Fig.1 ~ Fig.2). VMODEM_FB/GND_VMODEM_FB Fig. 1 Fig. 1 VPROC11 FB/GND VPROC11 FB VPROC11_FB/GND_VPROC11_FB VPROC12_FB/GND_VPROC12_FB VCORE_FB/GND_VCORE_FB VGPU_FB/GND_VGPU_FB VDRAM1 FB/GND VDRAM1 FB VDRAM1_FB/GND_VDRAM1_FB VS1_FB, VS2_FB, VPA_FB Fig. 2 CONFIDENTIAL B...
  • Page 48 MT6358 LDO Output (1/2)  See table. for the suggested LDO output layout. 1. Trace w idth≧ 6m il 2. V alue and placem ent of Capacitor please refer design notice  VRF18/VRF12/VRF12 S:  Trace Trace Rpcb PCB drop  Ball nam e  Im ax • Traces should be in inner layer or  Length W idth H =50um , 1/3 oz voltage VFE28 50m A 2500m il 6m il 670m Ω 34m V under shielding case.
  • Page 49 MT6358 LDO Output (2/2)  VREF capacitor should be placed near M12/N13 pin.  DVDD18_DIG capacitor should be placed near J8 pin. Close to MT6358 DIG power capacitor   close to MT6358 VREF capacitor   close to MT6358 MT6358 CONFIDENTIAL B...
  • Page 50 Table 1 MT6358 Audio  (1/3) Ball  PCB  net name IC ball name number  The signals in Table 1 should be routed as differential pairs and shielded The signals in Table 1 should be routed as differential pairs and shielded  AU_VIN0_P AU_VIN0_P by GND (adjacent and up/down layers) and trace width ≧ 4mil.  AU_VIN0_N AU_VIN0_N (HSP/HSN trace width ≧ 6mil)  AU_VIN1_P AU_VIN1_P AU_HPR/AU_HPL signals should be shielded by GND respectively and  trace width ≧ 6mil trace width ≧ 6mil. AU VIN1 N AU_VIN1_N AU VIN1 N AU_VIN1_N...
  • Page 51 MT6358 Audio (2/3) Power  Audio Negative Charge Pump (AUDNCP) related pins: AVDD18_AUD/AVSS18_AUD/AN_V18N/ FLYP/FLYN    All traces are wide and short. To minimize ESR and ESL, all traces are on TOP layer without any PCB  via. Avoid using PCB VIA between the 5 traces (from ball to cap). (Fig.1 ~ Fig.2)   AVSS18 AUD h ld b AVSS18_AUD should be connected to main GND with very short trace. (Fig.1 ~ Fig.2) t d t i GND ith h t t (Fi 1 ~ Fi 2)  AVDD28_AUD and AVSS28_AUD domain, the decoupling cap should also be as close to chip as possible.  AVSS28_AUD is connected to main GND with a single VIA. (Fig.3) Fig.2 Fig.1 Fig.3 CONFIDENTIAL B...
  • Page 52 MT6358 Audio (3/3)  A di /CLK IF S h Audio/CLK IF Schematic and Layout Notice t N ti  The trace length of AUD CLK MOSI/AUD DAT MOSI0/AUD DAT MOSI1/AUD SYNC MOSI  should be the same as much as possible.  The trace length of AUD_CLK_MISO/AUD_DAT_MISO0/AUD_DAT_MISO1/AUD_SYNC_MISO  should be the same as much as possible.  AUD_CLK_MOSI/AUD_CLK_MISO should have GND shielded and the spacing should be >= 3mil.  Audio IF should be kept away from LX signal (e.g VCORE) and CLK. (Fig. 1) Fig.1 CONFIDENTIAL B...
  • Page 53 MT6358 AUXADC   Recommended AUXADC layout AVDD18_AUXADC/AUXADC_VIN should be routed as differential pairs with good GND shielding. Route AVSS18_AUXADC with 15 mil trace width under AVDD18_AUXADC/AUXADC_VIN trace to  provide return current path. AUXADC capacitor should be placed near AVDD18_AUXADC/AUXADC_VIN pin. Ball number IC ball name PCB net name AVDD18_AUXADC AVDD18_AUXADC AVSS18_AUXADC AVSS18_AUXADC AUXADC VIN AUXADC_VIN AUXADC VIN AUXADC_VIN AUXADC_VIN C322 AVDD18_AUXADC CONFIDENTIAL B...
  • Page 54 MT6358 DCXO (1/2)  XTAL1 and XTAL2 connections to TMS pin1 and pin3 can be swapped. Keep out Buck, NCP, Class‐D or other toggling signals 9mm away. (Fig.1)  Short DCXO gnds to main GND directly by the GND vias. (Fig.2) AVSS22_XO_ISO AVSS22_XO AVSS22_XOBUF Fig.1 PMIC Fig 2 Fig.2 AVSS_AUXADC ADC_IN AVSS22_XO XTAL2 XTAL1 > 9mm CONFIDENTIAL B...
  • Page 55 MT6358 DCXO (2/2) ▪ XTAL1/2 shielding case 1 • Routing XTAL1/2 on 1 layer, and with well‐grounding in 1 and 2 layers. • Any other signals crossing or parallel XTAL1/2 are not allowed. ▪ XTAL1/2 shielding case 2 • Well shielding XTAL1/2 (2 layer) with GND • Any other signals crossing or parallel XTAL1/2 are not allowed. ▪ Separate ground shielding for each buffer output, XO_SOC, XO_WCN, XO_NFC, XO_CEL, XO_EXT • Signal Buffer out Case 1 Case 2 • XTAL1/2 signal • (EVB layout) (EVB layout) • • • • • CONFIDENTIAL B...
  • Page 56 Others for MT6358 Gauge‐  CS N/CS P (ball: M5/N6) should be routed as differential pairs and far away CS_N/CS_P (ball: M5/N6) should be routed as differential pairs and far away  from noise signals. MT6358 DCXO_32K CS_N CS_P CONFIDENTIAL B...
  • Page 57 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 58 MT6631 MT6631 PCB Layout Guideline CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 59 Package Outline of MT6631 CONFIDENTIAL B...
  • Page 60 MT6631 Pin Definition WiFi/BT 3V3 WiFi/BT 3V3 GPS RF GPS RF Pin 36: FM 2V8 GPS 1V8 &  Pin 37: FM RF_N WiFi /BT RF pin 6631 Top  Pin 38: FM_RF_P logic power Host reset WiFi ePA Feedback  voltage detect  Top digital control WiFi/BT 1V8 41 DVSS 41 DVSS Package type: QFN 40‐lead Package size: 5 x 5mm WiFi/BT System clock input...
  • Page 61 MT6631 v.s. MT6771 Placement ▪ Keep the distance between MT6631 and MT6771 between 0.7cm~5cm.  If < 0.7cm: It may cause connectivity RF de‐sense.   If > 5cm: IQ signals will be distorted (like EVM fail Critical) If > 5cm: IQ signals will be distorted (like EVM fail, Critical). MT6631 MT6771 CONFIDENTIAL B...
  • Page 62 MT6631 IQ Trace  IQ signals are differential pairs. Every pair should be shielded by GND (adjacent and up/down layers).  If the layout area is not enough, shield by groups, for example:  WiFi group: WF_IP/IN/QP/QN  Pin 17 ~ Pin 20  BT group: BT_IP/IN/QP/QN  Pin 13 ~ Pin 16  GPS group: GPS_IP/IN/QP/QN Pin 9 ~ Pin 12  IQ trace width/spacing: 75/75um differential pair. PCB trace should be as balanced as possible, and  keep differential signals balanced Smallest differential loop area keep differential signals balanced. Smallest differential loop area.  Spacing 75um~6mil above with GND. 75um 75um 75um 75um more 75um 75um 75um 75um more than 75um 75um 75um 75um 75um above above CONFIDENTIAL B...
  • Page 63 MT6631 Control Trace  High‐speed Connectivity WF 3‐wire control  line • Routed together and shielded by GND for left and  right. • Do not couple with Power Line and IQ trace, and  route in inner layer away from WiFi/GPS RF trace. Group Pin no. PCB net‐name WF_CTRL0 WF CTRL WF CTRL1 WF_CTRL2  Other control signals • Routed in inner layer; do not couple with Power Line  and IQ trace. Group Pin no. PCB net‐name CONN_HRST_B CONN_TOP_DATA Other  CONN_TOP_CLK control  WB_PTA signals BT CLK BT_CLK BT_DATA CONFIDENTIAL B...
  • Page 64 MT6631 26MHz CLK ▪ ▪ Connectivity 26MHz (pin8: XO IN) should be shielded by GND and routed far away from noise signals Connectivity 26MHz (pin8: XO_IN) should be shielded by GND and routed far away from noise signals. ▪ 26MHz trace length should be less than 10cm. ▪ When adding VIA to change layer, keep VIA in every layer well grounded. ▪ Keep out the metal on L2 and make GND plane on L3 under all crystal circuits.  L2 keep out and L3  L2 keep out and L3  Keep  Keep 26MHz trace  26MHz trace  GND plane GND plane well well‐ ‐ grounded grounded Keep ...
  • Page 65 MT6631 RF Trace: WiFi/BT/GPS  WB RF 2G ( i 31) WB RF 5G ( i 34) WB_RF_2G (pin 31), WB_RF_5G (pin 34) and GPS_RFIN (pin 39) are RF antenna pin for WiFi/BT/GPS. Keep 50Ω  d GPS RFIN ( i 39) WiFi/BT/GPS K 50Ω impedance with good shielding by GND. (Fig.1)  Route on L1 and avoid layer transition for RF trace route (affect impedance control and PCB trace loss). (Fig.1)  MT6631 must be placed close to Wi‐Fi antenna (make RF trace short, Wi‐Fi 5GHz PCB trace loss is huge). (Fig.1~2)  GPS external LNA components must be close to antenna and route on Layer 1. (Fig.1~2) Fig.2 GPS external LNA components  close to antenna close to antenna Fig.1 MT6631 Close to antenna VIA to antenna VIA to antenna must well VIA to antenna ...
  • Page 66 MT6631 RF Trace: FM  FM_LANT_N (pin 37) and FM_LANT_P (pin 38) are FM signals and required for differential pairs to get  better noise immunity.  FM signals must be shielded by GND (left/right /upper/lower) with stitching GND via.  If RF t If RF trace cannot be well protected, it will produce noise to FM easily. t t d it ill t FM  ESD interference can be avoided if FM trace is in the inner layer and has good GND shielding. 4~8mil above 4~8mil above CONFIDENTIAL B...
  • Page 67 MT6631 Power Trace (1/2)  AVDD33 WBT Pl AVDD33_WBT: Place decupling capacitors close to power pin 33. (Fig.1, 3) i 33 (Fi 1 3)  AVDD28_FM: Place decupling capacitors close to power pin 36. (Fig.1~2)  Keep away from other noisy power traces and high speed digital traces. AVDD28 FM decupling AVDD28_FM decupling  Fig.1 capacitor close to pin 36 Fig.2 AVDD33_WBT decupling  capacitors close to pin 33 MT6631 MT6631 MT6631 Fi 3 Fig.3 CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 68 MT6631 Power Trace (2/2)   AVDD18 WBT: Place decupling capacitors close to power pin 26 27 (Fig 1~2) AVDD18_WBT: Place decupling capacitors close to power pin 26,27. (Fig.1~2)  AVDD18_GPS: Place decupling capacitors close to power pin 40. (Fig.1、3)  Power traces VCN18_PMU should be used star routing topology to connect AVDD18_WBT (pin 26,27)  and AVDD18_GPS (pin 40). (Fig.1)  Keep away from other noisy power trace and high speed digital trace. AVDD18_GPS decupling  Fig.1 Fig.2 capacitor close to pin 40 MT6631 AVDD18_WBT decupling  Fig.3 capacitors close to pin 26,27 CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 69 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...

  • Page 70: Pcb Layout Guideline

    MT6370 MT6370 PCB Layout Guideline Copyright © MediaTek Inc. All rights reserved. 2017/9/28 CONFIDENTIAL B loginid=molbasic01@ginreen.com,time=2018-03-10 16:15:38,ip=113.87.91.205,doctitle=MT6771 PCB Design Guidelines_V0_2.pdf,company=Ginreen_WCX...
  • Page 71 Package Outline of MT6370 CONFIDENTIAL B...
  • Page 72 MT6370  Pin Definition CONFIDENTIAL B...
  • Page 73 MT6370 Schematic/Layout Notice  ▪ High current path must enlarge trace width as 25mil/1A. • CHG_VIN, CHG_VLX, VSYS and VBAT4A • CHG_VMID, FL_VMID2.5A • FLED1/21 5A • FLED1/21.5A ▪ Bypass CAP/Resistor near to related ball. • VDDM, VDDA, BL_VDDA, DB_VDDA, CHG_BOOT to CHG_VLX, and  CHG_ILIM.  ▪ Inductor close to LX pins and not couple to another sensitive trace.(ex:  SDA/SCL) SDA/SCL) ▪ VDDM and VDDA, BL_VDDA and DB_VDDA cap’s GND should be directly  connected to GND plane. CONFIDENTIAL B...
  • Page 74 MT6370 ‐ Charger CHG_VIN Trace  ▪ High current path CHG_VIN, CHG_VLX, VSYS and VBAT4A L1 CHG VIN L1:CHG_VIN trace must be >  2.5mm L2: Via numbers should be >8ea for L2: Via numbers should be >8ea for  L4: CHG_VIN trace must be >  2.5mm current path. CONFIDENTIAL B...
  • Page 75 MT6370 ‐ Charger CHG_VMID & CHG_VLX  CHG_VMID Output Cap  CHG_VMID(=FL_VMID) trace must be > 1.5mm  place as close to IC(<2mm) for parallel charger application CHG VLX CHG_VLX Inductor Inductor place as close as possible to IC(<2mm)  CONFIDENTIAL B...
  • Page 76 MT6370 – VSYS & VBAT L1 L1 VSYS trace  VSYS trace  VSYS‐Via should be  VSYS trace  must be > 2.5mm must be > 2.5mm >8ea for current path. must be > 2.5mm VBAT‐Via should be  VBAT trace  VBAT trace  >8ea for current path. must be > 2.5mm must be > 2.5mm CONFIDENTIAL B...
  • Page 77 MT6370 – FLED/ Display / VDDM Inductor Inductor Output  Output  Output  Output  FLED1/FLED2(Pin:A6,A7)   Display Bias ( Pin:K7) VDDM/ VDA trace must be > 750um Inductor and Output Cap Output Cap Close to IC <2mm Close to IC <2mm These output caps’ GND should be These output caps  GND should be  isolated from the nearby GND  trace and plane then connected to  main GND directly. VBATS VBATS (Pin:D5) sense trace  must connect to VBAT ‐ battery pack side.   CONFIDENTIAL B...
  • Page 78 Outlines  Packaging • Package outline of MT6771 • • MT6771 footprint recommendation MT6771 footprint recommendation • MT6771 ball out design  General Guidelines • • PCB stack‐up recommendation PCB stack up recommendation • Placement notes  Design Guidelines for High‐Speed Digital Signals • LPDDR4X/LPDDR3 LPDDR4X/LPDDR3 • PDN design  Others • MT6177 (RF transceiver) • MT6358 (PMU) •...
  • Page 79 eMMC/UFS/USB/MIPI/ SIM Card/T‐Card SIM Card/T‐Card  CONFIDENTIAL B...
  • Page 80 eMMC 5.x BreakOut Region Topology: Main routing on L1/L3, L2/L4 solid reference gnd: Breakout length ≦ 3810 um  (as short as possible) Keep L2 as solid reference gnd as possible. Place the gnd stitching via between BGA ball and L2 gnd on both AP/eMMC Place the gnd stitching via between BGA ball and L2 gnd on both AP/eMMC. Trace Width (w) = Minimum Trace Width Trace Spacing  ≧ W um Main Route Region Topology: Main routing on L1/L3, L2/L4 solid reference gnd: Trace length <=50800 um Trace Width (w) = W um Trace Spacing: DATA to DATA ≧ 2Wum DATA to DATA ≧ 2Wum CLK to DATA/CMD/DSL/RST ≧ 2W um DSL to DATA/CMD/CLK/RST ≧...
  • Page 81  Differential pairs are well‐shielded by GND (adjacent and up/down layers). Differential Differential  P/N ske P/N skew Total length Total length N mber of ias allo ed Number of vias allowed impedance UFS_TX0P/N, 100ohm < 5mil < 6 inch UFS RX0P/N UFS_RX0P/N Outer layer Inner layer CONFIDENTIAL B...
  • Page 82 USB 2.0/USB 3.0  Differential pairs are well‐shielded by GND and GND vias (adjacent and up/down layers).  Routing differential pair straight and symmetrically on the same layer.   S 2 0  USB2.0: Maximum of 2 via‐hole/layer change. USB3.0: no via preferred f 2 i h l /l S 3 0 Differential impedance P/N skew* Total length USB DP/DM USB_DP/DM 90ohm 90ohm < 1 5mm < 1.5mm < 8inch < 8inch SSUSB_TXP/TXN,  90ohm < 125um < 5inch SSUSB_RXP/RXN ...
  • Page 83 MIPI ‐ DPHY ▪ MIPI signals’ differential impedance: 100Ω  ▪ Total length < 6 inch (PCB + FPC + Module)  Lane‐to‐clock matching ≤ 2.5mm   P/N skew ≤ 625um  ▪ Well shielded by GND (adjacent and up/down layers ) is  recommended; otherwise keep the spacing ≧ 3x min (h1,  h2) rule. (Fig. 1&2) & ) ▪ Ground isolation (adjacent and up/down layers ) from other  signals Fig.1 ≧ 3x min(h1,h2)  Fig.2 CONFIDENTIAL B...
  • Page 84 MIPI ‐ CPHY ▪ MIPI signals’ single‐end impedance: 50Ω  ▪ Total length < 4 inch (PCB + FPC + Module)  Skew in the same trio: 625um   Trio‐to‐trio skew: 22.5mm  ▪ Well shielded by GND (adjacent and up/down layers ) is  recommended; otherwise keep the spacing ≧ 3x min (h1,  h2) rule. (Fig. 1&2) ▪ Ground isolation (adjacent and up/down layers ) from  other signals Fig.1 ≧ 3x min(h1,h2)  ≧ ( , ) ≧ 3x min(h1,h2)  ≧ ( , ) Fig.2 CONFIDENTIAL B...
  • Page 85 SIM Card ▪ SIM1_SCLK/ SIM2_SCLK should be shielded by GND. CONFIDENTIAL B...
  • Page 86 T‐CARD BreakOut Region Topology: BreakOut Region Topology: Main routing on L1/L3, L2/L4 solid reference gnd: Breakout length ≦ 5080 um (as short as possible) Keep L2 as solid reference gnd as possible. Place the gnd stitching via between BGA ball and L2 gnd on both AP/eMMC Place the gnd stitching via between BGA ball and L2 gnd on both AP/eMMC. Trace Width (w) = Minimum Trace Width D. Trace Spacing ≧ W um Main Route Region Topology: Main Route Region Topology: Main routing on L1/L3, L2/L4 solid reference gnd: Trace length <= 101600 um Trace Width (w) = W um Trace Spacing: Trace Spacing:  DATA to DATA ≧...
  • Page 87 Copyright © MediaTek Inc. All rights reserved. Copyright © MediaTek Inc. All rights reserved.